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防止毛刺的时钟切换电路的设计思想_AG亚博真人

AG亚博真人 科技 2021年03月13日
本文摘要:上一篇文章描述了如何设计时钟转换电路,防止时钟转换时发生glitch的损害和BER再次发生。(威廉莎士比亚、时钟、时钟、时钟、时钟、时钟)但是没有提到电路设计的构想是从哪里来的。看完后说要用这个电路,但是没有这个句子,自己设计也下不了手。 这里从不同的角度介绍了通过电路设计技术防止毛刺时钟转换电路的设计思路。看完以后,应该在没有文章参考的情况下直接设计这个电路。 对于时钟转换电路,输出两个异步时钟clk0、clk1和自由选择信号sel。

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上一篇文章描述了如何设计时钟转换电路,防止时钟转换时发生glitch的损害和BER再次发生。(威廉莎士比亚、时钟、时钟、时钟、时钟、时钟)但是没有提到电路设计的构想是从哪里来的。看完后说要用这个电路,但是没有这个句子,自己设计也下不了手。

这里从不同的角度介绍了通过电路设计技术防止毛刺时钟转换电路的设计思路。看完以后,应该在没有文章参考的情况下直接设计这个电路。

对于时钟转换电路,输出两个异步时钟clk0、clk1和自由选择信号sel。(1)假设在不考虑glitch的情况下,Mux需要时可以完成频率。电路如下:由于clk0/clk1/sel之间的异步关系,时钟转换不会在指定时刻再次发生。glitch.glitch的危险句子中有可能不会再次发生。

(2) sel和clk0和clk1都不是实时的,因此可以从sel的实时方向开始。如果sel需要与clk0和clk1实时展开,则sel应分为两种方式。

一条是clk0实时,一条是clk1实时,实时后的sel信号再一次将CLK0/Sel分为两条路径,如果clk0/clk1需要单独进行gating,则可以按如下方式将mux逻辑设计为and/or:当然,此Mux电路也可以通过将and添加到两个or来配置。G0和G1两点分别是对clk0和clk1展开gating。今后不会在G0/G1中放入实时DFF。(3)将上述电路分成两部分,部分电路通过sel生成sel和sel,另一部分是gatingmux电路。

分离电路是为了更换以前的技巧性功能。(4)用具有一定功能的查询代替part0电路。(为什么要这样做,属于电路设计直觉和技巧。

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)系统最罕见的电路是RS触发器,因此可以用以下电路替换part0:(5)将part0电路更换为part0_a或part0_b后,功能保持不变。如下:但是在放实时DFF的地方还有一个选择。如果需要将实时DFF放入G0、G1中,clk0和clk1的gating时间优先级可能无法确认或再次被反转。

(大卫亚设,Northern Exposure(美国电视),成功)如果将实时DFF放入S0和S1中,时钟转换将以安全的顺序展开。(一)。

首先,gating停留前自由选择的手表(B)。然后解开要自由选择的时钟,在(a)和(b)之间输入时钟仍然处于违宪状态(2and 1or的MUX的违宪状态为0)(6)根据上述分析,电路获得如下:(1)放入S0(2)下一阶段的DFF由AND语句展开gating,因此应用于clock上升边(使用下降时更容易出现毛刺)。如果用2 OR 1 AND的MUX替换,则必须使用下降边。

(3)为了避免metalstable,必须放入2段DFF。以前的级别可以使用下降或上升边。下降边缘是为了节省时间。

(4)所有DFF废位值均为0。也就是说,使clk_out处于违宪状态。

(5)首先要gating,然后遵循放松的顺序,如果不合适,可以在G0/G1中分别放置一个逆变器。(将part0_b与part1一起使用时,必须放入逆变器中,如下图所示)(6)可以对其他part0电路和part1电路进行一些改动,以完成抗毛刺电路的设计。


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